EUREKA-Verbundprojekt: SEcure Networking for DAta Transport in Europe - TAilored Network for Data cEnters in the Metro(Celtic-Plus Project ID: C2015/3-1)- SENDATE-TANDEM -; Teilvorhaben: Entwicklung und Demonstration einer fortgeschrittenen Fehlerkorrektur für zukünftige glasfaserbasierten Metronetzarchitekturen

1. Vorhabenbeschreibung Zukünftige Hochgeschwindigkeits-Metronetze haben besondere Anforderungen an eine dynamische, anwendungsspezifische Konfiguration in Echtzeit. Des Weiteren sind die Minimierung der Übertragungsverzögerung sowie die Übertragungszuverlässigkeit, auf der physikalischen Ebene, zentrale Anforderungen um eine große Konfigurationsdynamik sowie die geforderte Bandbreite und Übertragungsqualität zu gewährleisten. Die geplante Bandbreite von mehr als 100 GBit/s stellt ebenfalls eine große Anforderung an die Korrekturfähigkeit der Fehlerkorrektur, da deutlich mehr Daten pro Zeit übertragen werden, die maximale Anzahl von tolerierbaren Fehlern pro Zeit aber konstant gehalten werden soll. Heute kommen bereits Fehlerkorrekturverfahren zum Einsatz um die Übertragungsqualität zu gewährleisten. Die eingesetzten fortschrittlichen Verfahren (z.B LDPC) sind derzeit wenig flexibel und weisen eine hohe Übertragungsverzögerung auf, da die Empfängeralgorithmen sehr komplex sind. Die Implementierungskomplexität steigt mit zunehmender Datenrate an. Creonic plant die Untersuchung von neuartigen LDPC basierten Fehlerkorrekturverfahren im Hinblick auf Übertragungsverzögerung, Korrektureigenschaften und effizienter Hardwareimplementierung. Am Ende des Projekts wird Creonic eine Referenzhardwareimplementierung der Fehlerkorrektur auf einer FPGA Platine zeigen. Ziel ist es Fehlerkorrekturverfahren sowie die passenden Hardwarearchitekturen für zukünftige Metronetze bereitzustellen. 2. Arbeitsplan Die Arbeiten des Teilvorhabens umfassen 36 Personenmonate. Zunächst erfolgt eine Analyse der Eigenschaften neuartiger Fehlerkorrekturverfahren, mit dem Ziel geeignete Codeklassen zu identifizieren. Für diese Codeklassen werden im Anschluss Hardwaredekodierarchitekturen untersucht und eine Hardwareressourcenabschätzung für die Architekturen vorgenommen. Im Rahmen einer Demonstratoranwendung wird schließlich eine geeignete Architektur bestehend aus Enkoder und Dekoder implementiert.